Die Implementierung von SMT
Trotzdem ist die Auswirkung auf die Performance meistens von Vorteil und der Einsatz von Ressourcen sehr begrenzt, was das Comeback dieser Technologie erklärt. Die Programmierer sollten nur sehr genau aufpassen, da auf dem Nehalem nicht alle Threads gleich sind! Um diese harte Nuss zu knacken, liefert Intel einen Weg, eben diese genaue Topologie des Prozessors zu bestimmen (Anzahl der physischen und logischen Prozessoren). So können die Programmierer das Affinitätssystem der Betriebssysteme nutzen, um jeden Thread einem Prozessor zuzuordnen. Man kann davon ausgehen, dass das für Videospiele kein Problem darstellen würde, da die Programmierer aufgrund des Funktionsmodus ähnlich dem Xenon (der Prozessor der Xbox 360) bereits länger so arbeiten, aber im Gegensatz zu Konsolen, wo die Programmierer einen Zugang von sehr niedrigem Niveau haben, wäre es auf einem PC immer der Ablaufplaner der Threads des Betriebssystems, der das letzte Wort hätte.
Da der SMT dem Ausführungsmotor im nicht zugeordneten Bereich eine größere Last auferlegt, hat Intel die Größe einiger interner Puffer erhöht, um zu verhindern, dass sie zu Engpässen werden. Der Puffer für die Ablaufplanung, der eine Übersichtsplanung aller Anweisungen in Bearbeitung behält, um sie neu ordnen zu können, wird so von 96 Eingaben auf dem Core 2 auf 128 Eingaben auf dem Nehalem aufgestockt. Da dieser statisch partitioniert ist, um zu vermeiden, dass ein Thread alle Ressourcen in Anspruch nimmt, verringert sich seine Größe also in der Praxis bei der Verwendung des SMT auf 64 Eingaben pro Thread. Wenn ein einziger Thread ausgeführt wird, hat er natürlich Zugang zu allen Eingaben, was verhindern dürfte, dass Situationen auftreten, in denen der Nehalem sich als weniger leistungsstark erweist als sein Vorgänger.
Auch die Zuteilungsstation – das ist die Einheit, die dafür zuständig ist, die Anweisungen den verschiedenen Einheiten zuzuordnen – wird größer: Ihre Eingaben steigen von 32 auf 36. Aber im Unterschied zum Buffer für die Ablaufplanung ist die Partitionierung dieses Mal dynamisch: Ein Thread kann entsprechend seiner Erfordernisse mehr oder weniger Eingaben aufnehmen. Zwei andere Puffer wurden ebenfalls neu dimensioniert: der Lade- und der Ordnungspuffer. Der erste vergrößert sich von 32 auf 48 Eingaben, der zweite von 20 auf 32. Hier ist die Partitionierung zwischen den Threads noch statisch.
Eine weitere Konsequenz der Rückkehr von SMT: Intel weist darauf hin, dass die Performance der Synchronisationsanweisungen der Threads verbessert worden ist.
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Toller Artikel, sehr interessant!
Nun bin ich noch mehr gespannt, was die CPUs nun wirklich bringen!
Wahrlich einer der besten Artikel der letzten Monate.
Schade nur dass der Nehalem so wenig L2-Cache bekommen wird.
Wenn dies einer der besten Artikel der letzten Monate ist...
Sehr informativ und verständlich geschrieben, sehr schön!
Der Nehale baucht nicht soviel 2nd level cache, dieser wurde bei den alten Architekturen primär zum Verstecken der miesen Speicheranbindung verwendet. Wir hatten die Gelegenheit unsere eigene Software (Raytracer) auf einem Nehalem-System zu testen und wurden ohne Anpassung (kein SSE4.1 oder SSE4.2 mit Beschleunigung von Faktor 2.5-3 belohnt). Ich denke der Grossteil der Beschleunigung ist einfach durch den (mittlerweile auch für Intel :-) Memorycontroller on-chip zurückzuführen. Gut, SMT hilft natürlich auch mit gut 25%. Alles in allem ein Höllenteil und für AMD sehe ich ernsthafte Probleme am Horizont. Die K10 Architektur hat so wie es derzeit aussieht absolut nichts dagegen zu setzen.
Euer Arno
Sehr informativ und der Nehalem erscheint ja fast unschlagbar. Da müsste AMD ganz schön nachziehen um da mithalten zu können.
Durch den integrierten Memorycontroller wird aber Intel wieder mehr mit Abwärme zu kämpfen haben. Die TDPs sollen ja größenteils über 110 W liegen.
Sehr schön wenn die CPUs bei Raytracing schneller sind, hoffe das die Entwicklung für RTGames verbessert.
"Intel wird einige Zeit gebraucht haben, um AMD in diesem Punkt einzuholen, aber wie immer macht der Riese eben nur ganze Sachen."
Genau solche Sätze bringen euch immer wieder den Vorwurf ein, dass eure Berichterstattung gekauft ist. Vielleicht solltet ihr euren Lektor feuern.
Stimmt aber teilweise, Intel hat einfach viel mehr Geldreserven um Eventualitäten schnell zu umschiffen, die können sich ja sogar noch Verzögerungen leisten und von der Anzahl der Mitarbeiter sind die auch größer wodurch die die Kräfte vielleicht. auch felxibler verteilen können.
Welche Probleme da dann später dank Speichercontroller noch auftreten werden wir ja sehen, aber bisher haben die ja noch keine gehypten Bugs wie der TLB-Bug bei AMD.
@Webstar
So ein Unsinn. Sie haben nur gesagt, dass sie ihre Sache gut gemacht haben, und haben auch begründet wieso.
Ich finde es lächerlich, dauernd auf solche Sätze zu lauern und aus jeder Mücke einen Elefanten zu machen.
Wenn alle Artikel zumindest auf diesem Niveau (kaum Rechtschreibfehler, fundierte Recherche, gutes Thema und verständliches Deutsch) wären, dann hätte tom's hardware seine frühere Qualität wieder erreicht.
stimme pornseller voll zu ^^
OMG bald ist es aus mit AMD. (wen das so weitergeht.
bald is es mit amd vorbei - das haben wir jetzt schon oft gehört
Die haben gerade ein paar Milliarden bekommen, so schnell werden wir die nicht los und das ist auch gut so.
wow eine neue cpu
mal benchmarks abwarten - wenn nicht 2 mal so schnell wie der alte "pro core gerechnet" dann ist es eher unbrauchbar.
Hey, alle wollen benchmarks? Kein Problem:
http://www.computerbase.de/news/ha [...] 0_293_ghz/
Keine Ahnung warum tomshardware diese Datein nicht im Artikel verarbeitet hat. Aber davon mal abgesehen, habt ihr den Artikel selbst geschrieben oder handelt es sich um "copy and paste"? Der Bericht ist richtig gut, sogar so gut, dass er zu den übrigen überhaupt nicht passt.
@bernddasBrot: Böse Welt... wie der den QX9770 versägt, ouhauaha
hehe... jep. Zudem wird er wohl nur ein fünftel kosten
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